¿ Qué tanto sabemos de microelectrónica, FPGA con VHDL ?

Test de autoevaluación de 20 preguntas de selección multiple

Veamos por el momento las 9 primeras preguntas con sus respuestas explicadas

Para los puntos del 12 al  16 tenga en cuenta el siguiente código correspondiente a un algoritmo del conversor de Binario a BCD de 8 bits:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity Conv_Bin_BCD is

    Port ( Bin : in   STD_LOGIC_VECTOR (7 downto 0);

           Cen :    out  STD_LOGIC_VECTOR (3 downto 0);

           Dec :    out  STD_LOGIC_VECTOR (3 downto 0);

Uni :   out  STD_LOGIC_VECTOR (3 downto 0));

end    Conv_Bin_BCD;

architecture Behavioral of Conv_Bin_BCD is

begin

Process(Bin)

variable Z: STD_LOGIC_VECTOR (19 downto 0);

 begin

 for i in 0 to 19 loop

 Z(i) := '0';

 end loop;

 Z(10 downto 3) := Bin;

 

 for i in 0 to 4 loop

                                            if Z(11 downto 8) > 4 then

                             Z(11 downto 8) := Z(11 downto 8) + 3;

 end if;

                             

                             if Z(15 downto 12) > 4 then  Z(15 downto 12) := Z(15 downto 12) + 3;

    end if;

                             

                             Z(17 downto 1) := Z(16 downto 0);

  end  loop;

   

                                Cen <= Z(19 downto 16);

  Dec <= Z(15 downto 12);

                           Uni <= Z(11 downto 8);

end Process; 

end Behavioral;

RESPUESTAS    EXPLICADAS

1.  ( D )          I  es falsa, porque R es la entrada binaria mas significativa y no P.

                      II es falsa, porque con dos bits no se puede obtener en binario el decimal 5.

2.   ( C )        I es verdadera, puesto que el led con ánodo a Vcc enciende con los ceros

                     II es falsa, puesto que Z es una señal interna para interconectar la salida de un Mux21 a la entrada Mux21 del siguiente Mux21, lo cual sólamente puede suceder si R = 0.

3.    ( C )        I  es falsa, porque un.Mux21 tiene 3 entradas, las dos de datos y la de selección.

                      II  es verdadera, puesto que el circuito final tiene como entradas P y R, y una salida;L

4.    ( C )      I  es falsa, porque Z y W no son variables, sino señales internas SIGNAL.

                    II  es verdadera, puesto que el circuito final se requieren tres pasos, para conectar Vcc y Gnd a las entradas de los mux21 iniciales, interconectar los mux21 entre si por medio de las señales             internas, y las entradas R y P, y salida L a cada uno de los multiplexores.

5.    ( C )     Es la única expresión con la sintasis correcta  exigida en programación VHDL.

6.    ( B )    La ecuación  Booleana para el  Mux21 es: Y = S' A  +  S B, que para su esquemático requiere una OR de 2 entradas, dos AND de 2 entradas y un inversor.

7     ( C )    El archiivo UCF permite introducir como entradas P y R de la FPGA a los interruptores de la tarjeta  Basys 2  y la salida L del circuito final a un Led de la FPGA.

8    ( A )   La entrada Clear es asíncrona y prioritaria, activa con nivel bajo.

9    ( A )    Si Clear  y T está en nivel alto, el flip flop cambia de nivel lógico al producirse el flanco de bajada del reloj, según la notación establecida para el esquemático indicado en la figura.

10   ( B )  Q1 hace el togle y pasa a nivel alto porque su entrada T está conectada a Vcc. Si X está a nivel bajo lo mismo que Q1 a la salida de la Xor hay un cero lógico, y al estar T en cero lógico, Q0 sigue en cero

11.  Si Q1 está en nivel alto y T a Vcc en el flanco de reloj Q1 debe pasar a nivel bajo. Si X está en uno lógico y Q1 también a la salida de la Xor hay un cero, y al estar la entrada T en cero, Q0 debe permanecer en nivel alto. En realidad la respuesta sería la D, pero quedó mal redactada; lo correcto sería Q1 pasa a nivel bajo y Q0 sigue en nivel alto.

12.  ( A )  I y II son verdaderas, son pasos fundamentales en el algoritmo.

13.  ( B )   Se desplaza el binario 3 bits a la izquierda. Los bits 0,1 y 2 del binario, ahora serán 3,4 y 5 en la variable Z.

14.  ( B )  Un loop del 0 al 4  se ejecuta 5 veces.

15. ( A )  Sumar a un binario 3 cuando es mayor de 4 y desplazarlo a la izquierda equivale a sumarle 6 si es mayor de 9, lo cual es lo requerido para convertir el binario a BCD cuando es mayor de 9.

16.  ( B )  I es verdadero y II es falso.Si todos los bits se desplazan a la izquierda, necesariamente los bits de las decenas y unidades deben cambiar.

17.  ( A )  I y II son verdaderas. Para proteger la tarjeta Basys 2 al manejar AC en una salida se recomienda optoacoplamiento y fuente de voltaje DC externo.

18. ( B )  I es verdadero y II es falso. La FPGA no tiene problemas para trabajar a la frecuencia de 50 Mhz, pero el ojo humano a esa frecuencia no percibe parpadeo en un led,por lo que se requiere bajar la frecuencia a 1 hz por medio de un divisor.

19.  ( D )   El full adder requiere los 2 bits a sumar, Cin, S y Cout.

20.  ( B)   11 + 14 = 25 = 16 +  9. Si omitimos el bit mas significativo queda sólo 9 = (1001) en binario.